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コース番号 E1060 HDLによるLSI開発技術 中止

訓練日程
7/14,15,16
実施時間帯
9:15〜16:00
総訓練時間
18時間
受講料
13,000円
定員
10名
対象者
電子機器等の製造に従事する技能・技術者等であって、指導的・中核的な役割を担う者又はその候補者
「ディジタル回路設計技術」を受講された方、またはディジタル回路設計の知識を有する方
訓練内容

Verilog-HDL言語による文法解説、プログラミング実習を通して、ディジタル回路の設計手法を習得することを目標とします。

1.VerilogHDL概要              
2.テストベンチ作成とシミュレーション  
3.機能記述と構文            
4.組み合わせ回路
5.順序回路(カウンタ、シフトレジスタ)

使用機器・教材
実習装置(FPGAボード)、パソコン(Windows10)、開発ツール(Quartus �U)
持参品・服装
筆記用具
実施場所
第一実習棟202
備考
※旧コース名:Verilog-HDLによるLSI(FPGA)開発技術
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