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コース番号 B2111 ディジタル回路設計技術(機能設計編)

訓練日程
8/22,23,24
実施時間帯
9:15〜16:00
総訓練時間
18時間
受講料
18000円
定員
10名
対象者
訓練内容

組合せ回路の論理圧縮を用いた設計法、順序回路の設計手法で広く用いられている状態遷移図(ステートマシン)の設計法について理解し、FPGA(FPGA・CPLD)を使用した効率的・実践的なディジタル回路製作技術を習得します。

1.FPGA/ CPLDの活用
2.論理圧縮
 (1)ブール代数と組み合わせ回路 (2)カルノー図による論理圧縮
 (3)組み合わせ回路設計実習と動作確認
3.順序回路設計(同期式)
 (1)フリップフロップ  (2)同期式回路と非同期式回路の特徴と問題点
 (3)状態遷移図(ステートマシン) (4)フェイルセーフ
 (5)ステートマシンの回路構成 (6)ステートマシン設計法
 (7)ステートマシン設計実習と動作確認
4.総合実習

使用機器・教材
パソコン、評価ボード、論理合成ツール(インテル)
持参品・服装
筆記用具
実施場所
J602
備考
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