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コース番号 B2102 HDLによるLSI開発技術(回路図入力による設計手法)

訓練日程
2019年12月23,24,25日
実施時間帯
9:15〜16:00
総訓練時間
18時間
受講料
18000円
定員
10名
対象者
訓練内容

組合せ回路の論理圧縮を用いた設計法、順序回路の設計手法で広く用いられている状態遷移図(ステートマシン)の設計法について理解し、FPGA(FPGA・CPLD)を使用した効率的・実践的なディジタル回路製作技術を習得します。

1.FPGA開発の概要
  (1)FPGAの概要  (2)開発ツールの概要
  (3)回路図入力によるFPGA開発の手法と実践
  (4)理論圧縮
2.HDL概要
3.テストベンチ作成とシミュレーション
4.サブルーチンと階層構造
5.総合実習

※昨年度セミナー「ディジタル回路設計技術(機能設計編)」と同様の内容です。

使用機器・教材
パソコン、評価ボード、論理合成ツール(インテル)
持参品・服装
筆記用具
実施場所
備考
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