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コース番号 B2141 HDLによるLSI開発技術《使用言語:Verilog−HDL 使用LSI:ザイリンクス》

訓練日程
2019年10月31日,11月1日
実施時間帯
9:15〜17:30
総訓練時間
15時間
受講料
16500円
定員
10名
対象者
訓練内容

FPGAを利用した回路設計実習を通して、ハードウェア記述言語の一種であるVerilog-HDLによる回路記述及びシミュレーション記述、論理合成やシミュレーション等の設計手順を理解し、実践的課題(24時間時計の設計)を通して効率的なディジタル回路の設計手法について習得します。

1.FPGA開発の概要
2.HDL概要
3.テストベンチ作成とシミュレーション
4.サブルーチンと階層構造
5.総合実習

※昨年度セミナー「Verilog−HDLによるLSI(FPGA)開発技術(ザイリンクス)」と同様の内容です。

使用機器・教材
評価ボード、FPGA開発ツール(ザイリンクス)、Verilog-HDLシミュレータ
持参品・服装
筆記用具
実施場所
備考
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