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コース番号 E030 HDLによる実用回路設計手法(Verilog HDL編)

訓練日程
2019.10/16(水).17(木)
実施時間帯
9:15〜16:00
総訓練時間
12時間
受講料
9,500円
定員
10名
対象者
電子機器等の設計・開発に従事する方等
訓練内容

電子機器等の高付加価値化をめざして、言語によるFPGA回路の設計例を通して、Verilog-HDL記述によるハードウェア設計手法を習得します。

1.FPGA開発の概要
2.Verilog-HDLの概要
3.テストベンチ作成とシミュレーション
4.機能記述と構文
5.総合実習
6.まとめ

講師 ポリテクセンター茨城

使用機器・教材
パソコン、統合開発ソフト(インテル)、評価ボード他
持参品・服装
筆記用具
実施場所
ポリテクセンター茨城
備考
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